division.v

来自「一个电子中的verilog实验源代码。适合verilog初学者学习参考」· Verilog 代码 · 共 34 行

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// FileName		: division.v	
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// Discription	: Divise input clock to a specified frequency.		通用分频器
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// Author		: dandan
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`timescale 1ps/1ps
module division(reset, half_f_i, clk_i, clk_o);
	input clk_i, reset;
	input [15:0] half_f_i;
	
	output clk_o;
	
	reg [15:0] cnt;
	reg clk_o;
	
	always@(posedge clk_i)
		if(reset)
			begin 
				clk_o <= 0;
				cnt <= 0;
			end	
		else
			begin
				if(cnt == half_f_i - 1)
					begin
						cnt <= 0;
						clk_o <=~ clk_o;
					end
				else
					cnt <= cnt + 1;
			end
endmodule