agc.map.rpt

AGC verilog实现

; Estimated ALUTs Unavailable                   ; 3         ;
;     -- Due to unpartnered combinational logic ; 3         ;
;     -- Due to Memory ALUTs                    ; 0         ;
;                                               ;           ;
; Total combinational functions                 ; 144       ;
; Combinational ALUT usage by number of inputs  ;           ;
;     -- 7 input functions                      ; 0         ;
;     -- 6 input functions                      ; 3         ;
;     -- 5 input functions                      ; 6         ;
;     -- 4 input functions                      ; 37        ;
;     -- <=3 input functions                    ; 98        ;
;                                               ;           ;
; Combinational ALUTs by mode                   ;           ;
;     -- normal mode                            ; 139       ;
;     -- extended LUT mode                      ; 0         ;
;     -- arithmetic mode                        ; 5         ;
;     -- shared arithmetic mode                 ; 0         ;
;                                               ;           ;
; Estimated ALUT/register pairs used            ; 147       ;
;                                               ;           ;
; Total registers                               ; 0         ;
;     -- Dedicated logic registers              ; 0         ;
;     -- I/O registers                          ; 0         ;
;     -- LUT_REGs                               ; 0         ;
;                                               ;           ;
; Estimated ALMs:  partially or completely used ; 74        ;
;                                               ;           ;
; I/O pins                                      ; 71        ;
; Maximum fan-out node                          ; rst~input ;
; Maximum fan-out                               ; 80        ;
; Total fan-out                                 ; 571       ;
; Average fan-out                               ; 2.00      ;
+-----------------------------------------------+-----------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity                                                                                                                                                                    ;
+----------------------------+-------------------+--------------+-------------------+------------+--------------+---------+-----------+-----------+-----------+------+--------------+---------------------+--------------+
; Compilation Hierarchy Node ; LC Combinationals ; LC Registers ; Block Memory Bits ; DSP Blocks ; DSP Elements ; DSP 9x9 ; DSP 12x12 ; DSP 18x18 ; DSP 36x36 ; Pins ; Virtual Pins ; Full Hierarchy Name ; Library Name ;
+----------------------------+-------------------+--------------+-------------------+------------+--------------+---------+-----------+-----------+-----------+------+--------------+---------------------+--------------+
; |agc                       ; 144 (144)         ; 0 (0)        ; 0                 ; 0          ; 0            ; 0       ; 0         ; 0         ; 0         ; 71   ; 0            ; |agc                ;              ;
+----------------------------+-------------------+--------------+-------------------+------------+--------------+---------+-----------+-----------+-----------+------+--------------+---------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis IP Cores Summary                                                                                                                                    ;
+--------+--------------+---------+--------------+--------------+--------------------------------------------------------------------------+-------------------------------+
; Vendor ; IP Core Name ; Version ; Release Date ; License Type ; Entity Instance                                                          ; IP Include File               ;
+--------+--------------+---------+--------------+--------------+--------------------------------------------------------------------------+-------------------------------+
; Altera ; ALTFP_MULT   ; 10.0    ; N/A          ; N/A          ; |agc|mymult:mymult                                                       ; E:/altera/wiretx/agc/mymult.v ;
; Altera ; ALTFP_MULT   ; 10.0    ; N/A          ; N/A          ; |agc|mymult:mymult|mymult_altfp_mult_3tn:mymult_altfp_mult_3tn_component ; E:/altera/wiretx/agc/mymult.v ;
+--------+--------------+---------+--------------+--------------+--------------------------------------------------------------------------+-------------------------------+


+----------------------------------------------------------------------------------------------------+
; User-Specified and Inferred Latches                                                                ;
+-----------------------------------------------------+---------------------+------------------------+
; Latch Name                                          ; Latch Enable Signal ; Free of Timing Hazards ;
+-----------------------------------------------------+---------------------+------------------------+
; x_power[0]                                          ; Equal0              ; yes                    ;
; x_power[1]                                          ; Equal0              ; yes                    ;
; x_power[2]                                          ; Equal0              ; yes                    ;
; x_power[3]                                          ; Equal0              ; yes                    ;
; x_power[4]                                          ; Equal0              ; yes                    ;
; x_power[5]                                          ; Equal0              ; yes                    ;
; x_power[6]                                          ; Equal0              ; yes                    ;
; x_power[7]                                          ; Equal0              ; yes                    ;
; x_power[8]                                          ; Equal0              ; yes                    ;
; x_power[9]                                          ; Equal0              ; yes                    ;
; x_power[10]                                         ; Equal0              ; yes                    ;
; x_power[11]                                         ; Equal0              ; yes                    ;
; x_power[12]                                         ; Equal0              ; yes                    ;
; x_power[13]                                         ; Equal0              ; yes                    ;
; x_power[14]                                         ; Equal0              ; yes                    ;
; x_power[15]                                         ; Equal0              ; yes                    ;
; x_power[16]                                         ; Equal0              ; yes                    ;
; x_power[17]                                         ; Equal0              ; yes                    ;
; x_power[18]                                         ; Equal0              ; yes                    ;
; x_power[19]                                         ; Equal0              ; yes                    ;
; x_power[20]                                         ; Equal0              ; yes                    ;
; x_power[21]                                         ; Equal0              ; yes                    ;
; x_power[22]                                         ; Equal0              ; yes                    ;
; x_power[23]                                         ; Equal0              ; yes                    ;
; x_power[24]                                         ; Equal0              ; yes                    ;
; x_power[25]                                         ; Equal0              ; yes                    ;
; x_power[26]                                         ; Equal0              ; yes                    ;
; x_power[27]                                         ; Equal0              ; yes                    ;
; x_power[28]                                         ; Equal0              ; yes                    ;
; x_power[29]                                         ; Equal0              ; yes                    ;
; x_power[30]                                         ; Equal0              ; yes                    ;
; x_power[31]                                         ; Equal0              ; yes                    ;
; x_power[32]                                         ; Equal0              ; yes                    ;
; x_power[33]                                         ; Equal0              ; yes                    ;
; x_power[34]                                         ; Equal0              ; yes                    ;
; x_power[35]                                         ; Equal0              ; yes                    ;
; x_power[36]                                         ; Equal0              ; yes                    ;
; x_power1[0]                                         ; rst                 ; yes                    ;