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📄 piso.fit.rpt

📁 FPGA数字移相器,编程环境为QUIRTE2,编程语言采用硬件描述语言vhdl
💻 RPT
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;       |sld_dffex:RESET|                                                ; 1 (1)       ; 1            ; 0           ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 1 (1)            ; 0 (0)           ; |top|sld_hub:sld_hub_inst|sld_dffex:RESET                                                                                                                                     ;
;       |sld_dffex:\GEN_IRF:1:IRF|                                       ; 5 (5)       ; 5            ; 0           ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 5 (5)            ; 0 (0)           ; |top|sld_hub:sld_hub_inst|sld_dffex:\GEN_IRF:1:IRF                                                                                                                            ;
;       |sld_dffex:\GEN_IRF:2:IRF|                                       ; 5 (5)       ; 5            ; 0           ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 5 (5)            ; 0 (0)           ; |top|sld_hub:sld_hub_inst|sld_dffex:\GEN_IRF:2:IRF                                                                                                                            ;
;       |sld_dffex:\GEN_SHADOW_IRF:1:S_IRF|                              ; 5 (5)       ; 5            ; 0           ; 0    ; 0            ; 0 (0)        ; 5 (5)             ; 0 (0)            ; 0 (0)           ; |top|sld_hub:sld_hub_inst|sld_dffex:\GEN_SHADOW_IRF:1:S_IRF                                                                                                                   ;
;       |sld_dffex:\GEN_SHADOW_IRF:2:S_IRF|                              ; 5 (5)       ; 5            ; 0           ; 0    ; 0            ; 0 (0)        ; 5 (5)             ; 0 (0)            ; 0 (0)           ; |top|sld_hub:sld_hub_inst|sld_dffex:\GEN_SHADOW_IRF:2:S_IRF                                                                                                                   ;
;       |sld_jtag_state_machine:jtag_state_machine|                      ; 21 (21)     ; 19           ; 0           ; 0    ; 0            ; 2 (2)        ; 0 (0)             ; 19 (19)          ; 0 (0)           ; |top|sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine                                                                                                           ;
;       |sld_rom_sr:HUB_INFO_REG|                                        ; 17 (17)     ; 9            ; 0           ; 0    ; 0            ; 8 (8)        ; 0 (0)             ; 9 (9)            ; 5 (5)           ; |top|sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG                                                                                                                             ;
+------------------------------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+


+----------------------------------------------------------------------------------+
; Delay Chain Summary                                                              ;
+---------+----------+---------------+---------------+-----------------------+-----+
; Name    ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+---------+----------+---------------+---------------+-----------------------+-----+
; clk     ; Input    ; OFF           ; OFF           ; --                    ; --  ;
; load    ; Input    ; ON            ; OFF           ; --                    ; --  ;
; si      ; Input    ; ON            ; ON            ; --                    ; --  ;
; sck     ; Input    ; OFF           ; OFF           ; --                    ; --  ;
; f       ; Output   ; --            ; --            ; --                    ; --  ;
; st[8]   ; Output   ; --            ; --            ; --                    ; --  ;
; st[7]   ; Output   ; --            ; --            ; --                    ; --  ;
; st[6]   ; Output   ; --            ; --            ; --                    ; --  ;
; st[5]   ; Output   ; --            ; --            ; --                    ; --  ;
; st[4]   ; Output   ; --            ; --            ; --                    ; --  ;
; st[3]   ; Output   ; --            ; --            ; --                    ; --  ;
; st[2]   ; Output   ; --            ; --            ; --                    ; --  ;
; st[1]   ; Output   ; --            ; --            ; --                    ; --  ;
; st[0]   ; Output   ; --            ; --            ; --                    ; --  ;
; fout[7] ; Output   ; --            ; --            ; --                    ; --  ;
; fout[6] ; Output   ; --            ; --            ; --                    ; --  ;
; fout[5] ; Output   ; --            ; --            ; --                    ; --  ;
; fout[4] ; Output   ; --            ; --            ; --                    ; --  ;
; fout[3] ; Output   ; --            ; --            ; --                    ; --  ;
; fout[2] ; Output   ; --            ; --            ; --                    ; --  ;
; fout[1] ; Output   ; --            ; --            ; --                    ; --  ;
; fout[0] ; Output   ; --            ; --            ; --                    ; --  ;
; pout[7] ; Output   ; --            ; --            ; --                    ; --  ;
; pout[6] ; Output   ; --            ; --            ; --                    ; --  ;
; pout[5] ; Output   ; --            ; --            ; --                    ; --  ;
; pout[4] ; Output   ; --            ; --            ; --                    ; --  ;
; pout[3] ; Output   ; --            ; --            ; --                    ; --  ;
; pout[2] ; Output   ; --            ; --            ; --                    ; --  ;
; pout[1] ; Output   ; --            ; --            ; --                    ; --  ;
; pout[0] ; Output   ; --            ; --            ; --                    ; --  ;
+---------+----------+---------------+---------------+-----------------------+-----+


+---------------------------------------------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout                                                                          ;
+---------------------------------------------------------------------------+-------------------+---------+
; Source Pin / Fanout                                                       ; Pad To Core Index ; Setting ;
+---------------------------------------------------------------------------+-------------------+---------+
; clk                                                                       ;                   ;         ;
; load                                                                      ;                   ;         ;
;      - pf:s1|b[15]                                                        ; 1                 ; OFF     ;
;      - pf:s1|b[14]                                                        ; 1                 ; OFF     ;
;      - pf:s1|b[13]                                                        ; 1                 ; OFF     ;
;      - pf:s1|b[12]                                                        ; 1                 ; OFF     ;
;      - pf:s1|b[11]                                                        ; 1                 ; OFF     ;
;      - pf:s1|b[10]                                                        ; 1                 ; OFF     ;
;      - pf:s1|b[9]                                                         ; 1                 ; OFF     ;
;      - pf:s1|b[8]                                                         ; 1                 ; OFF     ;
;      - pf:s1|b[7]                                                         ; 1                 ; OFF     ;
;      - pf:s1|b[6]                                                         ; 1 

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