register.v

来自「一个支持精简指令的16位的risc cpu」· Verilog 代码 · 共 16 行

//`timescale 10ns/1ns
module	register(data,ena,clk1,opc_iraddrs);
input	[15:0]	data;
input	ena,clk1;
output	[15:0]	opc_iraddrs;
reg	[15:0]	opc_iraddrs;

always @ (posedge clk1)
begin	
		if(ena)
			opc_iraddrs[15:0] <= data[15:0];
end

endmodule