qep_data_bus.fit.rpt

基于地址总线接口的四倍频编码器信号接口的 FPGA实现 Verilog HDL的

Fitter report for qep_data_bus
Thu Dec 15 21:16:55 2005
Version 5.0 Build 168 06/22/2005 Service Pack 1 SJ Full Version


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; Table of Contents ;
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  1. Legal Notice
  2. Fitter Summary
  3. Fitter Settings
  4. Fitter Device Options
  5. Fitter Equations
  6. Input Pins
  7. Output Pins
  8. Bidir Pins
  9. All Package Pins
 10. Control Signals
 11. Global & Other Fast Signals
 12. Carry Chains
 13. Cascade Chains
 14. Non-Global High Fan-Out Signals
 15. Peripheral Signals
 16. LAB
 17. Local Routing Interconnect
 18. LAB External Interconnect
 19. Row Interconnect
 20. LAB Column Interconnect
 21. LAB Column Interconnect
 22. Fitter Resource Usage Summary
 23. Fitter Resource Utilization by Entity
 24. Delay Chain Summary
 25. Pin-Out File
 26. Fitter Messages



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; Legal Notice ;
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Copyright (C) 1991-2005 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic       
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; Fitter Summary                                                        ;
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; Fitter Status         ; Successful - Thu Dec 15 21:16:55 2005         ;
; Quartus II Version    ; 5.0 Build 168 06/22/2005 SP 1 SJ Full Version ;
; Revision Name         ; qep_data_bus                                  ;
; Top-level Entity Name ; qep_data_bus                                  ;
; Family                ; FLEX10KA                                      ;
; Device                ; EPF10K30ATC144-1                              ;
; Timing Models         ; Final                                         ;
; Total logic elements  ; 904 / 1,728 ( 52 % )                          ;
; Total pins            ; 70 / 102 ( 68 % )                             ;
; Total memory bits     ; 0 / 12,288 ( 0 % )                            ;
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; Fitter Settings                                                                                      ;
+------------------------------------------------------------+--------------------+--------------------+
; Option                                                     ; Setting            ; Default Value      ;
+------------------------------------------------------------+--------------------+--------------------+
; Device                                                     ; EPF10K30ATC144-1   ;                    ;
; Fitter Effort                                              ; Standard Fit       ; Auto Fit           ;
; Use smart compilation                                      ; Off                ; Off                ;
; Placement Effort Multiplier                                ; 1.0                ; 1.0                ;
; Router Effort Multiplier                                   ; 1.0                ; 1.0                ;
; Optimize Timing                                            ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing                 ; On                 ; On                 ;
; Limit to One Fitting Attempt                               ; Off                ; Off                ;
; Final Placement Optimizations                              ; Automatically      ; Automatically      ;
; Fitter Initial Placement Seed                              ; 1                  ; 1                  ;
; Slow Slew Rate                                             ; Off                ; Off                ;
; PCI I/O                                                    ; Off                ; Off                ;
; Auto Global Memory Control Signals                         ; Off                ; Off                ;
; Logic Cell Insertion - Individual Logic Cells              ; On                 ; On                 ;
; Logic Cell Insertion - I/Os Fed By Carry or Cascade Chains ; On                 ; On                 ;
; Auto Global Clock                                          ; On                 ; On                 ;
; Auto Global Output Enable                                  ; On                 ; On                 ;
; Auto Global Register Control Signals                       ; On                 ; On                 ;
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; Fitter Device Options                                              ;
+----------------------------------------------+---------------------+
; Option                                       ; Setting             ;
+----------------------------------------------+---------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                 ;
; Enable device-wide reset (DEV_CLRn)          ; Off                 ;
; Enable device-wide output enable (DEV_OE)    ; Off                 ;
; Enable INIT_DONE output                      ; On                  ;
; Configuration scheme                         ; Passive Serial      ;
; Reserve all unused pins                      ; As input tri-stated ;
; Base pin-out file on sameframe device        ; Off                 ;
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; Fitter Equations ;
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The equations can be found in E:/Cpld_Work_File/Verilog_Pro/qep_data_bus/qep_data_bus.fit.eqn.


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; Input Pins                                                                                                                                                    ;
+-------------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+
; Name        ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; PCI I/O Enabled ; Single-Pin CE ; I/O Standard ;
+-------------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+
; rst_in      ; 141   ; --  ; 33   ; 56      ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; clk_input   ; 55    ; --  ; --   ; 407     ; yes    ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; addr_in[15] ; 28    ;  E  ; --   ; 1       ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; ale_in      ; 8     ;  A  ; --   ; 6       ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; addr_in[1]  ; 10    ;  B  ; --   ; 1       ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; addr_in[2]  ; 12    ;  C  ; --   ; 1       ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; addr_in[3]  ; 37    ; --  ; 35   ; 1       ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; addr_in[4]  ; 38    ; --  ; 34   ; 1       ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; write_in    ; 36    ; --  ; 36   ; 1       ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; read_in     ; 29    ;  E  ; --   ; 1       ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; addr_in[0]  ; 9     ;  B  ; --   ; 1       ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; clr1_in     ; 67    ; --  ; 8    ; 187     ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; clr0_in     ; 68    ; --  ; 7    ; 199     ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; f_in[5]     ; 114   ; --  ; 6    ; 1       ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; d_in[5]     ; 116   ; --  ; 7    ; 1       ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; f_in[0]     ; 138   ; --  ; 31   ; 1       ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; d_in[0]     ; 140   ; --  ; 32   ; 1       ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; b_in[5]     ; 137   ; --  ; 30   ; 1       ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; a_in[5]     ; 136   ; --  ; 30   ; 1       ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;
; f_in[3]     ; 110   ; --  ; 2    ; 1       ; no     ; no           ; no                      ; no            ; no              ; no            ; LVTTL/LVCMOS ;