clk_gen.v

来自「基于地址总线接口的四倍频编码器信号接口的 FPGA实现 Verilog HDL」· Verilog 代码 · 共 53 行

module clk_gen(clk_in,en_in,clk_out);
input  clk_in;
input  en_in;
output clk_out;
reg	   clk_out_reg;
reg	[3:0]	clk_reg;

//assign	clk_out=clk_in;
assign	clk_out=clk_out_reg;
always@(posedge clk_in)
begin
	if(!en_in)
		begin
			clk_reg<=4'b01;
			clk_out_reg<=1'b0;
		end
	else
		begin
			
			if(clk_reg[1]==1'b1)
				begin
					clk_reg<=4'b0001;
					clk_out_reg<=~clk_out_reg;
				end
			else
				clk_reg[3:0]<={clk_reg[2:0],1'b0};
		end
end

/*
wire   clk_wire;
assign clk_wire=~clk_reg[0];
assign clk_out=clk_reg[1];
always@(posedge clk_in )
begin
	if(en_in)
		clk_reg[0]<=~clk_reg[0];
	else
		clk_reg[0]<=clk_reg[0];
	
end

always@(posedge clk_in)
begin
	if(en_in&clk_wire)
		begin
		clk_reg[1]<=~clk_reg[1];
		end
	else
		clk_reg[1]<=clk_reg[1];
end*/

endmodule