qep_data_bus.db_info

来自「基于地址总线接口的四倍频编码器信号接口的 FPGA实现 Verilog HDL」· DB_INFO 代码 · 共 4 行

DB_INFO
4 行
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Quartus_Version = Version 5.0 Build 168 06/22/2005 Service Pack 1 SJ Full Version
Version_Index = 33597441
Creation_Time = Wed Nov 16 09:42:35 2005

qep_data_bus.db_info - 源码说明

本页面展示了「基于地址总线接口的四倍频编码器信号接口的 FPGA实现 Verilog HDL的」中的 qep_data_bus.db_info 源码文件，采用 DB_INFO 编程语言编写，共 4 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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