qep_data_bus.cdf

来自「基于地址总线接口的四倍频编码器信号接口的 FPGA实现 Verilog HDL」· CDF 代码 · 共 14 行

/* Quartus II Version 5.0 Build 168 06/22/2005 Service Pack 1 SJ Full Version */
JedecChain;
	FileRevision(JESD32A);
	DefaultMfr(6E);

	P ActionCode(Cfg)
		Device PartName(EPC2) Path("") File("qep_data_bus.pof") MfrSpec(OpMask(7));

ChainEnd;

AlteraBegin;
	ChainType(JTAG);
AlteraEnd;