add.v

来自「Use the verilog language write a MIPS CP」· Verilog 代码 · 共 21 行

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//Adder Module
//
//	input dataIn0, dataIn1
//	output dataOut
//	
//	always @( dataIn0 or dataIn1 )
//		dataOut = dataIn0 + dataIn1;
//=============================================================================

module Add( dataIn0, dataIn1, dataOut );
	input [31:0] dataIn0, dataIn1;
	output [31:0] dataOut;
	reg [31:0] dataOut;

	always @( dataIn0 or dataIn1 )	
		begin
			dataOut = dataIn0 + dataIn1;
		end

endmodule