clkdiv.v

此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块

//输入20MHz，输出2Hz
module clkdiv(clkin,clkout);
  parameter clk_count_max=10000000-1;//2^24=8388608×2
  input clkin;
  output clkout;
  reg clkout;
  reg[23:0] clk_count;
  
  always @(posedge clkin)
    begin
      if(clk_count>=clk_count_max)
        begin
          clkout<=1;
          clk_count<=0;
        end
      else
        begin
          clkout<=0;
          clk_count<=clk_count+1;
        end
   end
endmodule