💻 此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块 - 源码文件列表

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源码文件总数： 50 个
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序号
文件名
文件大小
操作
1
📄 top2(14).cnf
0 B
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2
📄 top2.ndb
0 B
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3
📄 clkscan3_top(5).cnf
0 B
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4
📄 clkscan3_top(13).cnf
0 B
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5
📄 clkscan3_top.ttf
58.29 KB
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6
📄 top2.gdf
0 B
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7
📄 time1.sym
0 B
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8
📄 clkscan3_top(12).cnf
0 B
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9
📄 top2.hex
33.21 KB
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10
📄 time2.acf
15.46 KB
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11
📄 top2(9).cnf
0 B
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12
📄 scan.pin
5.11 KB
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13
📄 clkscan3_top_bad.acf
15.88 KB
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14
📄 scan.cnf
0 B
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15
📄 u0555328.dls
0 B
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16
📄 timer.scf
0 B
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17
📄 clkscan3.fit
11.39 KB
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18
📄 clkscan3.v
1.3 KB
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19
📄 timer.fit
13.43 KB
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20
📄 scan.fit
12.46 KB
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21
📄 top2(1).cnf
0 B
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22
📄 top2(3).cnf
0 B
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23
📄 time1(2).cnf
0 B
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24
📄 scan.sof
0 B
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25
📄 top2.cnf
0 B
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26
📄 time1.cnf
0 B
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27
📄 time1(3).cnf
0 B
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28
📄 clkscan3_old.hif
1.49 KB
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29
📄 clkscan3_top(9).cnf
0 B
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30
📄 clkscan3.cnf
0 B
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31
📄 clkscan3_top.sof
0 B
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32
📄 clkscan3_top(10).cnf
0 B
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33
📄 time2(3).cnf
0 B
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34
📄 scan.acf
15.4 KB
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35
📄 lib.dls
274 B
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36
📄 top2(8).cnf
0 B
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37
📄 scan.mmf
0 B
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38
📄 timer.sym
0 B
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39
📄 time2.snf
0 B
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40
📄 clkscan3_top_bad.gdf
0 B
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41
📄 top2(12).cnf
0 B
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42
📄 top2.acf
15.87 KB
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43
📄 clkscan3.rpt
32.09 KB
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44
📄 clkdiv.sym
0 B
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45
📄 clkscan3_top(15).cnf
0 B
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46
📄 time1.pin
5.11 KB
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47
📄 top2.pof
0 B
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48
📄 clkscan3_top.hex
33.21 KB
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49
📄 time1.ttf
58.29 KB
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50
📄 time1.sof
0 B
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