clkscan2.v

此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块

//数码管扫描显示电路之——实验内容2
module clkscan2(clk,reset,start,scan_data,scan_en);
  input clk,reset,start;
  output[3:0] scan_data;
  output[6:1] scan_en;        // 分别驱动各数码管共阴极引脚SC6~SC1，注意为高有