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基于VHDL设计的数字钟

  • 资源大小:244 K
  • 上传时间: 2024-02-07
  • 上传用户:jimmy950583
  • 资源积分:2 下载积分
  • 标      签: VHDL/Verilog/EDA源码

资 源 简 介

能进行正常的时、分、秒计时功能,按下sb键(键8)时,计时器迅速递增,并按60min循环,计时满59min后回00。按下sa键(键5)时,计时器迅速递增,并按24h循环,计时满23h后回00。每到59分52秒就开始以clk1的频率报时,当到整点时就以clk2的频率报时。

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