基于VHDL语言的数字钟设计

基于vhdl的数字钟，可以清零，置数，闹钟功能

利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改...

该文档为基于vhdl语言的数字时钟设计说明书简介资料，讲解的还不错，感兴趣的可以下载看看…………………………

能进行正常的时、分、秒计时功能，按下sb键（键8）时，计时器迅速递增，并按60min循环，计时满59min后回00。按下sa键（键5）时，计时器迅速递增，并按24h循环，计时满23h后回00。每到59分52秒就开始以cl...

基于VHDL的数字频率计的设计（非常的实用

能够实现小时（24进制）、分钟和秒钟（60进制）的计数功能/具有复位功能/整点报时提示、定时闹钟等功能 在软件工具平台上，进行VHDL语言的各模块编程输入、编译实现和仿真验证。