利用一块芯片完成除时钟源、按键、扬声器和显示器(数码管)之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短(设计过程中即可实现时序仿真)、调试方便、故障率低、修改升级容易等特点。
本设计采用自顶向下、混合输入方式(原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计)实现数字钟的设计、下载和调试。
资源简介:利用一块芯片完成除时钟源、按键、扬声器和显示器(数码管)之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短(设计过程中即可实现时序仿真)、调试方便、故障率低、修改升级容易等特点。 本设计采...
上传时间: 2013-10-24
上传用户:古谷仁美
资源简介:基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码,其功能主要有:时间设置,时间显示,跑表,分频,日期设置,日期显示等
上传时间: 2013-08-18
上传用户:问题问题
资源简介:USB245I的基于FPGA的VHDL语言的驱动程序,应该有用
上传时间: 2014-01-19
上传用户:来茴
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上传时间: 2015-07-01
上传用户:bakdesec
资源简介:基于FPGA的多功能数字钟Verilog设计2007-06-17 21:06基本功能: 1.具有时、分、秒计数显示功能(6位数码管构成),以24小时循环为计时基准。 2. 具有调节小时、分钟的功能。 3.具有整点报时功能,整点报时的同时数码管显示闪烁提示。
上传时间: 2016-03-10
上传用户:cc1915
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上传时间: 2016-09-06
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上传时间: 2014-01-14
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上传时间: 2014-01-07
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上传时间: 2017-02-24
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上传时间: 2013-12-25
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上传时间: 2013-12-22
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上传时间: 2014-01-21
上传用户:yzy6007
资源简介:基于CPLD的pwm控制设计\r\n采用VHDL.verilog语言设计\r\n对大家比较有用
上传时间: 2013-08-20
上传用户:sk5201314
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上传时间: 2016-04-30
上传用户:manlian
资源简介:基于CPLD的pwm控制设计 采用VHDL.verilog语言设计 对大家比较有用
上传时间: 2014-01-09
上传用户:baiom
资源简介:用高速硬件语言VHDL设计的全功能数字钟,经测试运行稳定
上传时间: 2016-12-26
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上传时间: 2017-08-29
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上传时间: 2014-01-11
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上传时间: 2014-01-10
上传用户:tianjinfan
资源简介:基于CPLD的数字通信系统 ask序列 用VHDL产生 ask序列信号
上传时间: 2017-08-29
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上传时间: 2013-12-18
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上传时间: 2017-07-26
上传用户:781502119
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上传时间: 2015-12-11
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上传时间: 2016-03-21
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上传时间: 2013-08-11
上传用户:qoovoop
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上传时间: 2013-08-24
上传用户:元宵汉堡包
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上传时间: 2013-12-29
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上传时间: 2015-08-18
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上传时间: 2015-10-15
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