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verilog 和VHDL实现的can总线接口代码

VHDL/FPGA/Verilog 94 K 100 次下载 2014-01-16

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文件格式

RAR

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94 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2014-01-16 23:45

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100 次

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2 积分

verilog 和VHDL实现的can总线接口代码 - 资源详细说明

verilog 和VHDL实现的can总线接口代码

verilog 和VHDL实现的can总线接口代码 - 源码文件列表

本资源包含 17 个源码文件支持在线预览，点击文件名即可查看

1

can_registers.v

2

timescale.v

3

can_ibo.v

4

can_acf.v

5

can_fifo.v

6

can_top.v

7

can_btl.v

8

can_bsp.v

9

can_register_asyn.v

10

can_testbench.v

11

can_testbench_defines.v

12

can_register_asyn_syn.v

13

can_register.v

14

can_crc.v

15

can_defines.v

查看完整源码列表 (共 17 个文件) →

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