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软件开发环境:ISE 7.1i 仿真环境:ModelSim
软件开发环境:ISE 7.1i 仿真环境:ModelSim SE 6.0 1. 闹钟设计
VHDL/FPGA/Verilog
283 K
52 次下载
2017-05-04
资源详细信息
文件格式
RAR
文件大小
283 K
资源分类
VHDL/FPGA/Verilog
上传者
guo25621286
发布时间
2017-05-04 00:19
下载统计
52
次
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2 积分
软件开发环境:ISE 7.1i 仿真环境:ModelSim SE 6.0 1. 闹钟设计 - 资源详细说明
软件开发环境:ISE 7.1i 仿真环境:ModelSim SE 6.0 1. 闹钟设计
软件开发环境:ISE 7.1i 仿真环境:ModelSim SE 6.0 1. 闹钟设计 - 源码文件列表
本资源包含 100 个源码文件
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1
fq_divider.fit.summary
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2
time_lock.sim.rpt
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3
time_lock.qsf
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4
time_lock.sof
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5
state_control.vhd
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6
fq_divider.vwf
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7
time_lock.map.eqn
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8
time_lock.qws
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9
fq_divider.sim.rpt
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10
fq_divider.fit.eqn
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11
time_lock.done
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12
fq_divider.pin
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13
time_lock.qpf
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14
fq_divider.map.rpt
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15
time_lock.asm.rpt
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