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由verilog编写的乘法器
由verilog编写的乘法器
VHDL/FPGA/Verilog
4 K
146 次下载
2014-08-29
资源详细信息
文件格式
RAR
文件大小
4 K
资源分类
VHDL/FPGA/Verilog
上传者
novelty1234
发布时间
2014-08-29 16:15
下载统计
146
次
所需积分
2 积分
由verilog编写的乘法器 - 资源详细说明
由verilog编写的乘法器,通过两个文件的调用实现。由于子模块的调用使得程序简化了许多。
由verilog编写的乘法器 - 源码文件列表
本资源包含 1 个源码文件
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1
multiply.doc
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