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通过在进程1中检测时钟上升沿
通过在进程1中检测时钟上升沿
VHDL/FPGA/Verilog
2 K
124 次下载
2013-12-22
资源详细信息
文件格式
RAR
文件大小
2 K
资源分类
VHDL/FPGA/Verilog
上传者
makai1630
发布时间
2013-12-22 22:11
下载统计
124
次
所需积分
2 积分
通过在进程1中检测时钟上升沿 - 资源详细说明
通过在进程1中检测时钟上升沿,循环累加,触发进程2,一次输出高电平,使灯发光
通过在进程1中检测时钟上升沿 - 源码文件列表
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1
cd.vhd
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