虫虫首页|资源下载|资源专辑|精品软件
登录|注册

您现在的位置是:虫虫下载站 > 资源下载 > VHDL/FPGA/Verilog > 用VHDL语言设计维特比 解码器 是VHDL原代码用ModelSim XE III 6.3c软件实现仿真

用VHDL语言设计维特比 解码器 是VHDL原代码用ModelSim XE III 6.3c软件实现仿真

  • 资源大小:2 K
  • 上传时间: 2013-12-09
  • 上传用户:wugu0
  • 资源积分:2 下载积分
  • 标      签: VHDL ModelSim III 6.3

资 源 简 介

用VHDL语言设计维特比 解码器 是VHDL原代码用ModelSim XE III 6.3c软件实现仿真

相 关 资 源