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EDA课程设计
EDA课程设计
VHDL/FPGA/Verilog
19 K
144 次下载
2016-03-15
资源详细信息
文件格式
RAR
文件大小
19 K
资源分类
VHDL/FPGA/Verilog
上传者
a369100057
发布时间
2016-03-15 00:50
下载统计
144
次
所需积分
2 积分
EDA课程设计 - 资源详细说明
EDA课程设计,包含源码和文档说明,实现秒表计数和闹钟功能,使用VHDL语言编写 已完成功能 1. 完成时/分/秒的依次显示并正确计数,利用六位数码管显示; 2. 时/分/秒各段个位满10正确进位,秒/分能做到满60向前进位,有系统时间清零功能; 3. 定时器:实现整点报时,通过扬声器发出高低报时声音; 4. 时间设置,也就是手动调时功能:当认为时钟不准确时,可以分别对分/时钟进行调整; 5. 闹钟:实现分/时闹钟设置,在时钟到达设定时间时通过扬声器响铃。有静音模式。 待改进功能: 1. 系统没有万年历功能,正在思考设计方法。 2. 应添加秒表功能。
EDA课程设计 - 源码文件列表
本资源包含 4 个源码文件
支持在线预览,点击文件名即可查看
1
clk.vhd
查看源码
2
clk.acf
查看源码
3
设计报告.doc
查看源码
4
clk.scf
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