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Verilog HDL 高级数字设计源码 _chapter4

VHDL/FPGA/Verilog 22 K 138 次下载 2014-01-03

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RAR

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22 K

资源分类

VHDL/FPGA/Verilog

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发布时间

2014-01-03 22:17

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138 次

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Verilog HDL 高级数字设计源码 _chapter4 - 资源详细说明

Verilog HDL 高级数字设计源码 _chapter4

Verilog HDL 高级数字设计源码 _chapter4 - 源码文件列表

本资源包含 30 个源码文件支持在线预览，点击文件名即可查看

1

test_hiz.v

2

t_add_full_unit_delay.v

3

compare_4_str.v

4

mux_4_32_ca.v

5

aoi_udp.v

6

t_add_full_asic.v

7

mux_4_32_case.v

8

test_hiz.v

9

t_add_full_unit_delay.v

10

compare_4_str.v

11

mux_4_32_ca.v

12

aoi_udp.v

13

t_add_full_asic.v

14

mux_4_32_case.v

15

t_add_rca_4_unit_delay.v

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