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VHDL/FPGA/Verilog
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在QuartusII运用AHDL语言
在QuartusII运用AHDL语言
VHDL/FPGA/Verilog
378 K
39 次下载
2015-11-26
资源详细信息
文件格式
压缩包
文件大小
378 K
资源分类
VHDL/FPGA/Verilog
上传者
myc
发布时间
2015-11-26 00:18
下载统计
39
次
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2 积分
在QuartusII运用AHDL语言 - 资源详细说明
在QuartusII运用AHDL语言,首先设计出PN发生器来产生一个11位的数据流在整个周期内有效数据有 =2047位;再设计状态机用来检测串行数据流中的序列。运用两个个计数器分别对PN码计数以及序列出现的次数计数。改变PN码结构可以作为通用数列检测器
在QuartusII运用AHDL语言 - 源码文件列表
本资源包含 100 个源码文件
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1
arraycheck.tan.summary
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2
arraycheck.tan.rpt
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3
arraycheck.asm.rpt
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4
arraycheck.map.eqn
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5
arraycheck.flow.rpt
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6
arraycheck.map.rpt
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7
arraycheck.fit.rpt
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8
arraycheck.fit.summary
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9
arraycheck.map.summary
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10
arraycheck.qws
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11
arraycheck.sof
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12
arraycheck.sim.rpt
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13
arraycheck.rtlv.hdb
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14
arraycheck.tan.qmsg
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15
add_sub_cgh.tdf
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