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VHDL/FPGA/Verilog
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基于VHDL语言的A/D采样控制程序
基于VHDL语言的A/D采样控制程序
VHDL/FPGA/Verilog
164 K
191 次下载
2017-07-17
资源详细信息
文件格式
RAR
文件大小
164 K
资源分类
VHDL/FPGA/Verilog
上传者
liu4052032
发布时间
2017-07-17 10:09
下载统计
191
次
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2 积分
基于VHDL语言的A/D采样控制程序 - 资源详细说明
基于VHDL语言的A/D采样控制程序,程序采用状态机实现的
基于VHDL语言的A/D采样控制程序 - 源码文件列表
本资源包含 52 个源码文件
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1
adcint.qws
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2
adcint.fit.rpt
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3
adcint.tan.rpt
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4
adcint.sof
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5
adcint.qpf
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6
adcint.map.summary
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7
adcint.vhd
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8
adcint.map.rpt
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9
adcint.pof
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10
adcint.done
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11
adcint.flow.rpt
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12
adcint.fit.smsg
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13
adcint.pin
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14
adcint.asm.rpt
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15
adcint.fit.summary
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