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利用图元实现层次化设计,编程完成数字序列的乘积求和
利用图元实现层次化设计,编程完成数字序列的乘积求和
VHDL/FPGA/Verilog
469 K
130 次下载
2017-07-16
资源详细信息
文件格式
RAR
文件大小
469 K
资源分类
VHDL/FPGA/Verilog
上传者
smashup
发布时间
2017-07-16 00:00
下载统计
130
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2 积分
利用图元实现层次化设计,编程完成数字序列的乘积求和 - 资源详细说明
利用图元实现层次化设计,编程完成数字序列的乘积求和
利用图元实现层次化设计,编程完成数字序列的乘积求和 - 源码文件列表
本资源包含 100 个源码文件
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1
乘法累加器原理框图.sdr
查看源码
2
lpm_mult0.bsf
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3
rightshift.bsf
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4
function.pof
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5
function.sim.rpt
查看源码
6
function.done
查看源码
7
lpm_dff0.bsf
查看源码
8
function.pin
查看源码
9
rightshift.vhd
查看源码
10
logic_control.vhd
查看源码
11
function.map.rpt
查看源码
12
logic_control.bsf
查看源码
13
function_assignment_defaults.qdf
查看源码
14
lpm_add_sub0.cmp
查看源码
15
lpm_add_sub0.bsf
查看源码
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