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利用Quartus模块化层次化设计数字钟
利用Quartus模块化层次化设计数字钟
VHDL/FPGA/Verilog
10 K
104 次下载
2014-01-03
资源详细信息
文件格式
RAR
文件大小
10 K
资源分类
VHDL/FPGA/Verilog
上传者
zyhunicom
发布时间
2014-01-03 21:23
下载统计
104
次
所需积分
2 积分
利用Quartus模块化层次化设计数字钟 - 资源详细说明
利用Quartus模块化层次化设计数字钟
利用Quartus模块化层次化设计数字钟 - 源码文件列表
本资源包含 5 个源码文件
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1
counter60.bdf
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2
counter24.bdf
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3
counter60.bsf
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4
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5
clock.bdf
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