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Verilog 下 16位除法算法程序

VHDL/FPGA/Verilog 144 K 111 次下载 2013-11-26

资源详细信息

文件格式

RAR

文件大小

144 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2013-11-26 15:57

下载统计

111 次

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2 积分

Verilog 下 16位除法算法程序 - 资源详细说明

Verilog 下 16位除法算法程序，高精度，固定17个时钟周期

Verilog 下 16位除法算法程序 - 源码文件列表

本资源包含 34 个源码文件支持在线预览，点击文件名即可查看

1

double_subc_16bits.pof

2

double_subc_16bits(9).cnf

3

double_subc_16bits.fit

4

double_subc_16bits(13).cnf

5

double_subc_16bits.hex

6

lib.dls

7

double_subc_16bits.acf

8

double_subc_16bits(3).cnf

9

double_subc_16bits(15).cnf

10

double_subc_16bits.rpt

11

double_subc_16bits(4).cnf

12

double_subc_16bits(16).cnf

13

double_subc_16bits(5).cnf

14

double_subc_16bits(10).cnf

15

double_subc_16bits(14).cnf

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