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VHDL/FPGA/Verilog
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一个VHDL编写的时钟的程序
一个VHDL编写的时钟的程序
VHDL/FPGA/Verilog
144 K
122 次下载
2017-02-26
资源详细信息
文件格式
ZIP
文件大小
144 K
资源分类
VHDL/FPGA/Verilog
上传者
lc1230z
发布时间
2017-02-26 10:21
下载统计
122
次
所需积分
2 积分
一个VHDL编写的时钟的程序 - 资源详细说明
一个VHDL编写的时钟的程序,全部源代码打包上传
一个VHDL编写的时钟的程序 - 源码文件列表
本资源包含 20 个源码文件
支持在线预览,点击文件名即可查看
1
stopwatch_tb.v
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2
smallcntr.v
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3
dcm1.xaw
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4
tenths.v
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5
tenths.xco
查看源码
6
stopwatch.v
查看源码
7
stopwatch_tb_timing.tf
查看源码
8
cnt60.v
查看源码
9
dcm1.v
查看源码
10
readme
查看源码
11
dcm1_arwz.ucf
查看源码
12
watch_ver.ise
查看源码
13
core.tpl
查看源码
14
tenths.edn
查看源码
15
hex2led.v
查看源码
查看完整源码列表 (共 20 个文件) →
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