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VHDL/FPGA/Verilog
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在xilinx的ise环境下用vhdl编写的一个时钟程序。
在xilinx的ise环境下用vhdl编写的一个时钟程序。
VHDL/FPGA/Verilog
28 K
90 次下载
2015-06-06
资源详细信息
文件格式
RAR
文件大小
28 K
资源分类
VHDL/FPGA/Verilog
上传者
dhgagfdagfdsdgf
发布时间
2015-06-06 20:49
下载统计
90
次
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2 积分
在xilinx的ise环境下用vhdl编写的一个时钟程序。 - 资源详细说明
在xilinx的ise环境下用vhdl编写的一个时钟程序。
在xilinx的ise环境下用vhdl编写的一个时钟程序。 - 源码文件列表
本资源包含 24 个源码文件
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1
clock.jid
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2
clock.xst
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3
clock._prj
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4
_map.rsp
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5
_prepar.rsp
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6
__filesallclean.fac
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7
__clock_2prj_exewrap.rsp
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8
__impact.rsp
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9
__edntongd_exewrap.rsp
查看源码
10
bitgen.rsp
查看源码
11
clock.prj
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12
clock.npl
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13
clock.jhd
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14
__ngdbuild.rsp
查看源码
15
clock.syr
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