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VHDL/FPGA/Verilog
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本程序(状态机)使用Verilog HDL语言编写
本程序(状态机)使用Verilog HDL语言编写
VHDL/FPGA/Verilog
76 K
40 次下载
2013-12-26
资源详细信息
文件格式
压缩包
文件大小
76 K
资源分类
VHDL/FPGA/Verilog
上传者
cnnotes
发布时间
2013-12-26 17:37
下载统计
40
次
所需积分
2 积分
本程序(状态机)使用Verilog HDL语言编写 - 资源详细说明
本程序(状态机)使用Verilog HDL语言编写,并通过QuestaSim仿真。
本程序(状态机)使用Verilog HDL语言编写 - 源码文件列表
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1
状态机的verilog代码编写.doc
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