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基于SMART-I实验平台的时钟电路设计与实现
基于SMART-I实验平台的时钟电路设计与实现
VHDL/FPGA/Verilog
302 K
77 次下载
2014-01-09
资源详细信息
文件格式
RAR
文件大小
302 K
资源分类
VHDL/FPGA/Verilog
上传者
x184372250
发布时间
2014-01-09 13:49
下载统计
77
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2 积分
基于SMART-I实验平台的时钟电路设计与实现 - 资源详细说明
基于SMART-I实验平台的时钟电路设计与实现,利用vhdl编程进行仿真,并且下载实现,功能正确
基于SMART-I实验平台的时钟电路设计与实现 - 源码文件列表
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1
clock.vho
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2
clock_vhd.sdo
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3
clock.vho
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4
clock_vhd.sdo
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5
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