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8*8的乘法器verilog源代码,经过编译仿真的
8*8的乘法器verilog源代码,经过编译仿真的
VHDL/FPGA/Verilog
28 K
178 次下载
2014-01-14
资源详细信息
文件格式
RAR
文件大小
28 K
资源分类
VHDL/FPGA/Verilog
上传者
arnoldzhw
发布时间
2014-01-14 18:49
下载统计
178
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8*8的乘法器verilog源代码,经过编译仿真的 - 资源详细说明
8*8的乘法器verilog源代码,经过编译仿真的,绝对真确,对初学者很有帮助
8*8的乘法器verilog源代码,经过编译仿真的 - 源码文件列表
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1
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verilog.psm
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_primary.dat
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_primary.vhd
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8
verilog.psm
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lpm.cr.mti
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lpm_multtest.v.bak
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13
vsim.wlf
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15
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