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全加器的详细设计思路和用VHDL语言编写的详细源代码
全加器的详细设计思路和用VHDL语言编写的详细源代码
VHDL/FPGA/Verilog
215 K
132 次下载
2014-01-12
资源详细信息
文件格式
RAR
文件大小
215 K
资源分类
VHDL/FPGA/Verilog
上传者
xulei147
发布时间
2014-01-12 11:07
下载统计
132
次
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2 积分
全加器的详细设计思路和用VHDL语言编写的详细源代码 - 资源详细说明
全加器的详细设计思路和用VHDL语言编写的详细源代码
全加器的详细设计思路和用VHDL语言编写的详细源代码 - 源码文件列表
本资源包含 10 个源码文件
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1
全加器的设计.txt
查看源码
2
ervs16_chn.pdf
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3
aluctrl.vhd
查看源码
4
mux2.vhd
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5
alu.vhd
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6
reg.vhd
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7
ir.vhd
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8
pc.vhd
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9
mux4.vhd
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10
全加器的设计.pdf
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