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一个用VHDL语言编写的全加器

  • 资源大小：13 K
  • 上传时间： 2014-10-28
  • 上传用户：zergwyk
  • 资源积分：2 下载积分
  • 标      签： VHDL 语言 编写 全加器

资 源 简 介

一个用VHDL语言编写的全加器，是数字电路EDA设计的一个例子，可能不太特别，但是应该可以用一下的。

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