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V 的代码
shifter.v
module shifter(in,clock,reset,out);
input in,clock,reset;
output [7:0] out;
reg [7:0] out;
always@(posedge clock)
begin
if(reset)
out=8'b0000;
else
test.v
//////////////////////////////////////////////////////////////
////////Module name :test /////////////
////////Function :used to test
all.v
module all (a,b,y);
input [7:0] a,b;
output [8:0] y;
function [8:0] add_It_10;
input [7:0] a,b;
reg [7:0] temp;
begin
if(b
compare.v
module compare(a,b,equal);
parameter size=1;
input [size-1:0]a,b;
output equal;
assign equal=(a==b)?1:0;
endmodule
fifo.v
module fifo(data_out,fifo_full,fifo_he,fifo_hf,fifo_empty,clk,reset,write,read,data_in);
parameter FIFO_WIDTH=8;
parameter FIFO_DEPTH=8;
parameter FIFO_PTR_WDTH=3;
output [FIFO_WIDTH-1:0]
binarytogray.v
module binarytogray (clk, reset, binary_input, gray_output);
input clk, reset;
input [3:0] binary_input;
output gray_output;
reg [3:0] gray_output;
always @ (posedge cl
system.v
/////////////////////////////////////////////////////////////////////////
// Module system.v
// Hierarchy: None ( It is the master )
// Module function:
// Module system.v generates input signals fo
controller.v
////////////////////////////////////////////////////////////////////////////
// Module controller.v
// Hierarchy: chip_core.v
// Module function:
// Module controller.v provides several functions:
spu.v
////////////////////////////////////////////////////
// Module spu.v
// Hierarchy: decoder_core.v
// Module function:
// Module spu.v implements the register-exchange technique for tracing
// of