💻 数字逻辑基础与Verilog设计,针对verilog语言的特点 - 源码文件列表

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源码文件总数： 50 个
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序号
文件名
文件大小
操作
1
📄 example.vhd
486 B
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2
📄 shift_reg.vhd
1.23 KB
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3
📄 gate_circuits.vhd
312 B
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4
📄 and_gate.vhd
402 B
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5
📄 example.vhd
335 B
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6
📄 and_gate.vhd
309 B
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7
📄 gate_circuits.vhd
483 B
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8
📄 example.vhd
411 B
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9
📄 and_gate.vhd
579 B
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10
📄 mux4.vhd
443 B
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11
📄 shift_reg.vhd
1.04 KB
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12
📄 shift_reg.vhd
1018 B
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13
📄 example.vhd
612 B
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14
📄 bus_and.vhd
519 B
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15
📄 mux4.vhd
748 B
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16
📄 rsff.vhd
770 B
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17
📄 mux2.vhd
488 B
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18
📄 mux4.vhd
783 B
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19
📄 mux4.vhd
785 B
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20
📄 logic_and.vhd
628 B
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21
📄 reset_dff2.vhd
499 B
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22
📄 reset_dff1.vhd
490 B
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23
📄 maximum.vhd
242 B
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24
📄 example.vhd
1.13 KB
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25
📄 bus_and.vhd
515 B
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26
📄 adder.vhd
489 B
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27
📄 clk_generator.vhd
360 B
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28
📄 example.vhd
632 B
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29
📄 logic_and.vhd
536 B
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30
📄 vector_to_int.vhd
731 B
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31
📄 tff.vhd
692 B
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32
📄 shift_regn.vhd
1.29 KB
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33
📄 basic_dff.vhd
406 B
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34
📄 shift_regn.vhd
1.56 KB
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35
📄 countern.vhd
879 B
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36
📄 countern.vhd
1.03 KB
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37
📄 async_rsdff.vhd
726 B
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38
📄 async_counter.vhd
1.38 KB
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39
📄 counter.vhd
945 B
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40
📄 sync_rdff.vhd
615 B
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41
📄 shift_reg.vhd
1.19 KB
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42
📄 shift_regn.vhd
1.23 KB
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43
📄 reg_74ls374.vhd
674 B
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44
📄 async_rdff.vhd
556 B
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45
📄 async_rsjkff.vhd
1.22 KB
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46
📄 sync_rsdff.vhd
793 B
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47
📄 latch_74ls373.vhd
628 B
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48
📄 registern.vhd
876 B
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49
📄 store_controller.vhd
1.93 KB
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50
📄 store_controller.vhd
2.01 KB
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