💻 这是序列检测器。串行序列产生是指根据时钟和相应的控制信号 - 源码文件列表

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源码文件总数： 50 个
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序号
文件名
文件大小
操作
1
📄 half_clk.fit.smsg
411 B
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2
📄 half_clk.pof
0 B
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3
📄 half_clk.sim.rpt
8.89 KB
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4
📄 half_clk.qws
657 B
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5
📄 output_file.pof
0 B
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6
📄 half_clk.sof
0 B
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7
📄 half_clk.asm.rpt
6.04 KB
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8
📄 half_clk.tan.summary
1.43 KB
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9
📄 half_clk.jbc
0 B
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10
📄 half_clk.fit.summary
356 B
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11
📄 half_clk.flow.rpt
3.94 KB
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12
📄 half_clk.map.summary
275 B
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13
📄 half_clk.done
26 B
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14
📄 half_clk.hex
30.31 KB
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15
📄 half_clk.cdf
287 B
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16
📄 half_clk.fit.rpt
23.9 KB
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17
📄 half_clk.v
224 B
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18
📄 half_clk.hexout
30.31 KB
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19
📄 half_clk.(0).cnf.hdb
0 B
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20
📄 half_clk.sld_design_entry.sci
0 B
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21
📄 half_clk.cmp.hdb
0 B
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22
📄 half_clk.cmp.cdb
0 B
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23
📄 half_clk.epe.qmsg
3.97 KB
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24
📄 half_clk.syn_hier_info
0 B
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25
📄 half_clk.db_info
136 B
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26
📄 half_clk.sim.vwf
2.42 KB
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27
📄 half_clk.rpp.qmsg
1.57 KB
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28
📄 half_clk.eco.cdb
0 B
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29
📝 half_clk.cbx.xml
90 B
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30
📄 half_clk.sim.qmsg
3.07 KB
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31
📄 half_clk.psp
0 B
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32
📄 half_clk.sgdiff.cdb
0 B
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33
📄 half_clk.rtlv_sg_swap.cdb
0 B
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34
📄 half_clk.asm.qmsg
1.57 KB
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35
📄 half_clk.fit.qmsg
4 KB
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36
📄 half_clk.cmp.rdb
0 B
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37
📄 half_clk.(0).cnf.cdb
0 B
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38
📄 half_clk.hif
573 B
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39
📄 half_clk.cmp0.ddb
0 B
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40
📄 half_clk.sld_design_entry_dsc.sci
0 B
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41
📄 half_clk.sgate_sm.rvd
0 B
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42
📄 half_clk.cmp.tdb
0 B
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43
📄 half_clk.eds_overflow
3 B
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44
📄 half_clk.sim.hdb
0 B
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45
📄 half_clk.cmp.kpt
208 B
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46
📄 half_clk.pre_map.cdb
0 B
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47
📄 half_clk.map.hdb
0 B
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48
📄 half_clk.hier_info
125 B
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49
📄 half_clk.map.logdb
4 B
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50
📄 half_clk.rtlv_sg.cdb
0 B
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