half_clk.v

来自「这是序列检测器。串行序列产生是指根据时钟和相应的控制信号」· Verilog 代码 · 共 11 行

module half_clk(reset,clk_in,clk_out);
   input clk_in,reset;
   output clk_out;
   reg clk_out;

  always@(posedge clk_in)
    begin
     if(!reset)  clk_out=0;
     else        clk_out=~clk_out;
    end
endmodule