这是序列检测器。串行序列产生是指根据时钟和相应的控制信号 - 免费下载

VHDL/FPGA/Verilog资源文件大小：100 K

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文件格式

RAR

所属分类

VHDL/FPGA/Verilog

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上传时间

2013-12-12 00:22

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100 K

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资源简介

这是序列检测器。串行序列产生是指根据时钟和相应的控制信号，产生稳定的单bit输出信号；监测器指根据相应时钟输入的电平序列，监测该序列中是否存在预设的序列，无论从第几个输入开始，只要存在，总能监测到。监测到予以标示。

源码文件列表

📂 共 73 个源码文件点击文件名可在线查看源代码

1 📄

half_clk.fit.smsg

大小: 411 B

2 📄

half_clk.pof

3 📄

half_clk.sim.rpt

大小: 8.89 KB

4 📄

half_clk.qws

大小: 657 B

5 📄

output_file.pof

6 📄

half_clk.sof

7 📄

half_clk.asm.rpt

大小: 6.04 KB

8 📄

half_clk.tan.summary

大小: 1.43 KB

9 📄

half_clk.jbc

10 📄

half_clk.fit.summary

大小: 356 B

11 📄

half_clk.flow.rpt

大小: 3.94 KB

12 📄

half_clk.map.summary

大小: 275 B

13 📄

half_clk.done

大小: 26 B

14 📄

half_clk.hex

大小: 30.31 KB

15 📄

half_clk.cdf

大小: 287 B

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