💻 Verilog HDL 高级数字设计源码 _chapter4 - 源码文件列表

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源码文件总数： 30 个
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序号
文件名
文件大小
操作
1
📄 test_hiz.v
694 B
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2
📄 t_add_full_unit_delay.v
876 B
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3
📄 compare_4_str.v
1.32 KB
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4
📄 mux_4_32_ca.v
450 B
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5
📄 aoi_udp.v
1.21 KB
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6
📄 t_add_full_asic.v
966 B
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7
📄 mux_4_32_case.v
562 B
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8
📄 test_hiz.v
257 B
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9
📄 t_add_full_unit_delay.v
257 B
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10
📄 compare_4_str.v
258 B
查看源码
11
📄 mux_4_32_ca.v
257 B
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12
📄 aoi_udp.v
258 B
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13
📄 t_add_full_asic.v
257 B
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14
📄 mux_4_32_case.v
257 B
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15
📄 t_add_rca_4_unit_delay.v
258 B
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16
📄 t_add_half.v
257 B
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17
📄 compare_2_str.v
257 B
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18
📄 mux_4_32_ca_if.v
257 B
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19
📄 addvb_models_4.doc
634 B
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20
📄 mux_2_32_ca.v
257 B
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21
📄 add_rca_4.v
258 B
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22
📄 aoi_str.v
257 B
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23
📄 t_add_rca_4_unit_delay.v
1.2 KB
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24
📄 t_add_half.v
461 B
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25
📄 compare_2_str.v
421 B
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26
📄 mux_4_32_ca_if.v
567 B
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27
📄 addvb_models_4.doc
0 B
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28
📄 mux_2_32_ca.v
259 B
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29
📄 add_rca_4.v
1.29 KB
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30
📄 aoi_str.v
254 B
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