v-hdl

FPGA开发板配套Verilog HDL代码。芯片为Mars EP1C6F。是基础实验的源码。包括加法器、减法器、乘法器、多路选择器等。

FPGA开发板配套Verilog HDL代码。芯片为Mars EP1C6F。是基础实验的源码。包括加法器、减法器、乘法器、多路选择器等。

标签： Verilog EP1C6F FPGA Mars

上传时间： 2014-11-10

上传用户：15736969615
$Header: /cvsroot/nsnam/ns-2/mac/mac-tdma.cc,v 1.16 2006/02/22 13:25:43 mahrenho Exp $ // // mac-t

$Header: /cvsroot/nsnam/ns-2/mac/mac-tdma.cc,v 1.16 2006/02/22 13:25:43 mahrenho Exp $ // // mac-tdma.cc // // Preamble TDMA MAC layer for single hop. // Centralized slot assignment computing.

标签： mac-tdma mahrenho cvsroot Header

上传时间： 2013-12-16

上传用户：dave520l
induction machine closed loor v/f control simulink model

induction machine closed loor v/f control simulink model

标签： induction simulink control machine

上传时间： 2014-01-22

上传用户：x4587
closed loop rotor v/f control of induction machine - simulink model

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标签： induction simulink control machine

上传时间： 2014-01-16

上传用户：咔乐坞
精通verilog HDL语言编程的一个不错的cpu 代码

精通verilog HDL语言编程的一个不错的cpu 代码

标签： verilog HDL cpu 语言编程

上传时间： 2013-12-02

上传用户：拔丝土豆
lcd1602的源程序Vrilog HDL语言编写

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标签： Vrilog 1602 lcd HDL

上传时间： 2013-12-04

上传用户：410805624
Vrilog HDL 八位加法器源程序

Vrilog HDL 八位加法器源程序

标签： Vrilog HDL 加法器源程序

上传时间： 2014-01-25

上传用户：huyiming139
基于Verilog HDL的16位超前进位加法器分为3个功能子模块

基于Verilog HDL的16位超前进位加法器分为3个功能子模块

标签： Verilog HDL 进位加法器

上传时间： 2014-01-07

上传用户：yyyyyyyyyy
标签： Verilog 分频器 N倍奇数分频器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (

标签： Verilog 分频器 N倍奇数分频器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (

标签： Verilog N_odd_divider module 分频器

上传时间： 2014-01-12

上传用户：nanxia
《算法概论（英文版）》《Algorithms》S. Dasgupta, C. H. Papadimitriou, and U. V. Vazirani

《算法概论（英文版）》《Algorithms》S. Dasgupta, C. H. Papadimitriou, and U. V. Vazirani

标签： S. C. H. U.

上传时间： 2017-06-05

上传用户：saharawalker