v-HDL

Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGH

Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT. 3. Output pins: OUT [15:0]. 4. Input signals generated from test pattern are latched in one cycle and are synchronized at clock rising edge. 5. The SHIFT signal describes the shift number. The shift range is 0 to 15. 6. When the signal RIGHT is high, it shifts input data to right. On the other hand, it shifts input data to left. 7. When the signal SIGN is high, the input data is a signed number and it shifts with sign extension. However, the input data is an unsigned number if the signal SIGN is low. 8. You can only use following gates in Table I and need to include the delay information (Tplh, Tphl) in your design.

标签： SHIFTER name module Input

上传时间： 2014-01-20

上传用户：三人用菜
this a book about the verilog-hdl design and circuit simulation and synthesize example

this a book about the verilog-hdl design and circuit simulation and synthesize example

标签： verilog-hdl simulation synthesize and

上传时间： 2016-11-03

上传用户：GavinNeko
verilog hdl 综合实用教程

verilog hdl 综合实用教程，一本非常实用易学易懂的书

标签： verilog hdl 实用教程

上传时间： 2013-12-15

上传用户：txfyddz
王金明：《Verilog HDL 程序设计教程》程序

王金明：《Verilog HDL 程序设计教程》程序

标签： Verilog HDL 程序设计教程

上传时间： 2013-12-09

上传用户：wxhwjf
很好的多功能数字钟的HDL代码不可多得的哦

很好的多功能数字钟的HDL代码不可多得的哦

标签： HDL 多功能代码数字

上传时间： 2013-12-24

上传用户：leehom61
中文名称为：硬件描述语言 Verilog（第四版）。讲解verilog HDL的经典图书。Thomas和Moorby编著

中文名称为：硬件描述语言 Verilog（第四版）。讲解verilog HDL的经典图书。Thomas和Moorby编著，内容涵盖了:行为建模、并发进程、逻辑级建模、高级时序、逻辑综合、行为综合等方面的内容。通读此书后，不需要再读其他的verilog书籍。

标签： Verilog verilog Thomas Moorby

上传时间： 2014-01-07

上传用户：pompey
代码分为两部分：ff_const_mul.v和ff_mul.v

代码分为两部分：ff_const_mul.v和ff_mul.v，从而实现GF乘法器，VERILOG编写

标签： ff_const_mul ff_mul 分代码

上传时间： 2016-11-13

上传用户：
usb的芯片ip core. 用HDL描述

usb的芯片ip core. 用HDL描述，适合asic/fpga人员参考或使用。USB ip core for ASIC/FPGA designers.

标签： core usb HDL 芯片

上传时间： 2016-11-15

上传用户：zhangzhenyu
FPGA与PC串口通信的Verilog HDL 程序

FPGA与PC串口通信的Verilog HDL 程序

标签： Verilog FPGA HDL PC串口

上传时间： 2016-11-16

上传用户：whenfly
牛顿迭代法若高阶非线性方程组: u ( x , y) = 0 v ( x , y) = 0 可以用迭代公式

牛顿迭代法若高阶非线性方程组: u ( x , y) = 0 v ( x , y) = 0 可以用迭代公式

标签： 牛顿方程迭代法迭代

上传时间： 2014-02-10

上传用户：wl9454