Quartus II 中文教程 您现在阅读的是 Quartus II 简介手册。 Altera® Quartus® II 设计软件是适合单芯片可编程系统 (SOPC) 的最全面的设计环境。 如果您以前用过MAX+PLUS® II 软件、其它设计软件或 ASIC 设计软件，并且准备改用Quartus II 软件，或如果您对 Quartus II 软件有了一些了解但想进一步了解它的功能，那么本手册非常适合您。本手册针对的读者是 Quartus II 软件的初学者，它概述了可编程逻辑设计中Quartus II 软件的功能。 不过，本手册并不是 Quartus II 软件的详尽参考手册。 相反，本手册只是一本指导书，它解释软件的功能以及显示这些功能如何帮助您进行 FPGA 和 CPLD 设计。 本手册按一系列特定的可编程逻辑设计任务来组织内容。 无论是使用 Quartus II 图形用户界面、其它 EDA 工具还是 Quartus II 命令行界面，本手册都将为您介绍最适合设计流程的功能。第一章概述了主要图形用户界面、EDA 工具和命令行界面设计流程。 接下来的每一章开头都介绍了该章的具体用途，并对每个任务流加以概述。 它显示了如何将 Quartus II 软件与现有的 EDA 工具和命令行设计流程集成在一起。另外，手册还向您推荐了有效使用 Quartus II 软件的其它可用资源，例如Quartus II 联机帮助和 Quartus II 联机教程、应用程序说明、白皮书以及Altera 网站提供的其它文档和资源。跟随本手册学习 Quartus II 软件，了解此软件如何帮助您提高效率并缩短设计周期，如何与现有可编程逻辑设计流程集成以及如何快速有效地达到设计、性能和时间要求。
上传时间： 2013-12-22
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近年来，节能环保理念的深入人心，对半导体IC 设计和应用也提出了更高的要求。2008 年11 月，五大手机制造商诺基亚、三星、索尼爱立信、摩托罗拉和LG 电子联合发布了手机充电器的五星级标准。新的分级制度将以零到五颗星的标志图案来区分待机能耗。例如，待机功耗小于或等于30mW 的手机充电器属于最高星级，在其标签上印有五颗星。相反，如果待机功耗≤500 mW，则充电器标签上将无任何星级标记。为适应手机充电器的技术革新和发展，新进半导体制造有限公司（简称BCD 半导体）于近期推出一种新的电源控制芯片AP3768,并基于AP3768 开发出全面满足能源之星外部电源2.0 标准和五星级标准的充电器方案。
上传时间： 2014-01-06
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我公司生产的 USBkey 产品所使用的MCU 电路，自2007 年9 月初USBkey 产品开始量产化后，我们对其部分产品做了电老化试验，发现该款电路早期失效问题达不到我们要求，上电以后一段时间内失效率为千分之一点五左右。为此，我们从去年10 月到今年2 月对所生产的产品（已发出的除外）全部进行了电老化筛选，通过这项工作发现了一些规律性的东西，对提高电子产品的安全可靠性有一定指导意义。2 试验条件的设定造成电路早期失效的原因很多，从 IC 设计到半导体生产工艺、电路封装、焊接装配等生产工序和生产设备、生产材料、生产环境及人为的因素都有可能是成因，作为电路的使用方不可能都顾及到，也不可控。通过分析，我们认为还是着眼于该款电路在完成半导体生产工艺后，在后部加工中所产生的早期失效问题更有针对性。，因此决定从电路的后部加工工序即封装、COS 软件以及产品SMT 加工工艺等方面入手，安排几种比对试验并取得试验数据，以期找出失效原因。
上传时间： 2014-12-28
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家电制造业的竞争日益激烈，市场调整压力越来越大，原始设备制造商们（OEM）为了面对这一挑战，必须在满足电磁兼容性的条件下，不断降低产品的成本。由于强调成本控制，为防止由电源和信号线的瞬变所产生的电器故障而实施必要的瞬态免疫保护，对于家电设计者来说变得更具挑战性。由于传统的电源设计和电磁干扰（EMI）控制措施为节约成本让路，家电设计者必须开发出新的技术来满足不断调整的电磁兼容（EMC）需求。本应用笔记探讨了瞬态电气干扰对嵌入式微控制器（MCU）的影响，并提供了切实可行的硬件和软件设计技术，这些技术可以为电快速瞬变（EFT）、静电放电（ESD）以及其它电源线或信号线的短时瞬变提供低成本的保护措施。虽然这种探讨是主要针对家电制造商，但是也适用于消费电子、工业以及汽车电子方面的应用。 低成本的基于MCU 的嵌入式应用特别容易受到ESD 和EFT 影响降低性能。即使是运行在较低时钟频率下的微控制器，通常对快速上升时间瞬变也很敏感。这种敏感性归咎于所使用的工艺技术。如今针对低成本8/16位的MCU的半导体工艺技术所实现的晶体管栅极长度在0.65 μm～0.25 μm范围内。此范围内的栅极长度能产生和响应上升时间在次纳秒范围内（或超过300 MHz 的等同带宽）的信号。因此， MCU 能够响应进入其引脚的ESD 或EFT 信号。除上述工艺技术之外， MCU 在ESD 或EFT 事件中的性能还会受到IC 设计及其封装、印刷电路板（PCB）的设计、MCU 上运行的软件、系统设计以及ESD 或EFT 波形特征的影响。各因素的相对影响（强调对最大影响的贡献）如图1 所示。
上传时间： 2013-11-09
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当今电子技术的发展日新月异，尤其是深亚微米工艺在IC设计中的应用，使得芯片的集成规模愈来愈大，速度愈来愈高，从而使得如何处理高速信号问题成为设计的关键因素之一。随着电子系统中逻辑和系统时钟频率的迅速提高和信号边沿不断变陡，印刷电路板(PCB)的线迹互连和板层特性对系统电气性能的影响也越发重要。对于低频设计线迹互连和板层的影响可以不考虑;当频率超过50MHz时，互连关系和板层特性的影响不容忽视，必须对传输线效应加以考虑，在评定系统性能时也必须考虑印刷电路板板材的电参数。因此，高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性(SI)问题。本文主要对互连延迟所引起的时序问题进行探讨。
上传时间： 2013-12-18
上传用户：如果你也听说
赛灵思设计流程
上传时间： 2013-11-01
上传用户：脚趾头
赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下，该解决方案都能保留时序结果。
上传时间： 2013-11-16
上传用户：eastimage
芯片综合的过程：芯片的规格说明，芯片设计的划分，预布局，RTL 逻辑单元的综合，各逻辑单元的集成，测试，布局规划，布局布线，最终验证等步骤。设计流程与思想概述：一个设计从市场需求到实际应用需要运用工程的概念和方法加以实现，这需要工程人员遵循一定的规则按一定的设计步骤进行操作。
标签： 逻辑
上传时间： 2013-11-24
上传用户：wangyi39
提出一种利用FPGA实现相关干涉仪测向算法的方法，给出了测向系统的结构和组成框图，并详细介绍了FPGA内部模块的划分及设计流程，最后结合实际设计出一种实现方案，并讨论了该方案在宽带测向中较原有实现方式的优势。为了使算法更适于FPGA实现，提出了一种新的相位样本选取方法，并仿真验证了该方法与传统方法的等效性。
上传时间： 2013-11-11
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通过对刀片服务器基本概念、主要组成以及内部架构的分析和研究，针对刀片与主板之间的高速通信需求，采用PCI总线作为系统的数据通信协议，给出了PCI局部总线的详细分析和设计流程，以及系统所采用的"PCI＋FPGA＋FLASH"方案的具体实现方法和步骤，最后给出了实际的测试验证结果，相关结论，对设计PCI通信系统具有较强的借鉴意义。
上传时间： 2013-10-30
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