高速FIFO，verilog设计。速度高达130Mhz
标签： FIFO
上传时间： 2014-10-14
上传用户：huannan88
FIFO电路(first in，first out)，内部藏有１６ｂｉｔ×１６ｗｏｒｄ的Dual port RAM，依次读出已经写入的数据。因为不存在Address输入，所以请自行设计内藏的读写指针。由FIFO电路输出的EF信号(表示RAM内部的数据为空)和FF信号(表示RAM内部的数据为满)来表示RAM内部的状态，并且控制FIFO的输入信号WEN(写使能)和REN(读使能)。以及为了更好得控制FIFO电路，AEF(表示RAM内部的数据即将空)信号也同时输出。
上传时间： 2016-02-06
上传用户：zhoujunzhen
操作系统课社 1.理解内存页面调度的机理。 2.掌握几种理论页面置换算法的实现方法。 3.了解HASH表数据结构的使用。 4.通过课程设计比较各种调度算法的优劣。 5.熟悉页面置换算法及其实现，引入计算机系统性能评价方法的概念。页面置换算法是虚拟存储管理实现的关键，通过本次课程设计理解内存页面调度的机制，在模拟实现FIFO、LRU页面置换算法的基础上，比较两种置换算法的效率及优缺点，从而了解虚拟存储实现的过程。
上传时间： 2016-03-06
上传用户：小码农lz
本设计采用Cypress公司支持USB2.0协议标准的EZ-USB FX2系列之CY7C68013芯片作为帧同步信号发送器的USB接口芯片，在uVision2开发环境下利用Keil C51完成了满足帧同步信号发送器基本要求的固件设计，具体采用了批量传输方式、大端点三缓冲设置、定时器中断方式的同步脉冲和数据的发送、软FIFO方式数据存放以及I2C总线下的LED显示等技术，最后协助编写USB底层驱动程序实现了固件自动下载。经过测试，所设计的帧同步信号发送器基本达到了课题所要求的基本原理性设计与验证。
上传时间： 2013-12-12
上传用户：我们的船长
实验要求：设计一个请求页式存储管理方案，并编写模拟程序实现之。用随机数产生器生成一个指令系列。页面淘汰算法采用FIFO算法。
上传时间： 2016-08-09
上传用户：lifangyuan12
操作系统课程设计《页面置换算法》，内含设计文档。 设计要求为：作业共有320条指令，即它的地址空间为32页，目前它的所有页都还未调入内存。再模拟过程中，如果所访问的指令已在内存，则显示其物理地址，并转下一条指令。如果所访问的指令还未装入内存，则发生缺页，此时需要记录缺页的次数，并将相应页调入内存。如果4个内存块均已装入该作业，则需要进行页面置换，最后显示其物理地址，并转向下一条指令。在所有320条指令执行完毕后，请计算并显示作业运行过程中发生的缺页率。 实现方法为：最佳置换算法（OPT）、先进先出（FIFO）算法和最近最久未使用（LRU）算法。
上传时间： 2014-03-10
上传用户：banyou
设计一个请求页式存储管理方案。并编写模拟程序实现。 产生一个需要访问的指令地址流。它是一系列需要访问的指令的地址。为不失一般性，你可以适当地（用人工指定地方法或用随机数产生器）生成这个序列。为简单起见，页面淘汰算法采用FIFO页面淘汰算法，并且在淘汰一页时，只将该页在页表中抹去。而不再判断它是否被改写过，也不将它写回到辅存。 具体的做法可以是： 产生一个需要访问的指令地址流； 指令合适的页面尺寸（例如以 1K或2K为1页）； 指定内存页表的最大长度，并对页表进行初始化； 每访问一个地址时，首先要计算该地址所在的页的页号，然后查页表，判断该页是否在主存——如果该页已在主存，则打印页表情况；如果该页不在主存且页表未满，则调入一页并打印页表情况；如果该页不在主存且页表已满，则按FIFO页面淘汰算法淘汰一页后调入所需的页，打印页表情况；逐个地址访问，直到所有地址访问完毕。
上传时间： 2017-01-05
上传用户：奇奇奔奔
FPGA设计的指导原则，包括介绍几个常用模块：RAM,FIFO等。
标签： FPGA
上传时间： 2014-08-31
上传用户：LouieWu
DDR3_FIFO代码及设计文档将DDR3封装成fifo，使用MIG ip core进行DDR3的读写操作，外部看是一个fifo接口，内部使用ip core，有详细的设计文档和代码能有查看。本代码在VIVADO平台上仿真并进行测试。
上传时间： 2022-06-09
上传用户：
1.深入研究PCIe和千兆以太网，了解PCIe和千兆以太网的技术优势，具体分析PCle和千兆以太网的传输协议，详细说明PCleTLP数据包格式和以太网标2.完成PCIe DMA数据传输系统设计。设计方案主要包括两大部分，分别是FPGA端Verilog逻辑模块开发以及PC端的驱动和C应用程序开发。FPGA端基于PCle IP Core完成了发送接收引擎模块、寄存器读写控制模块和FIFO读写控制模块的设计。定义了相应模块的接口，并分析了数据传输的时序。PC端采用WinDriver进行PCle的驱动开发，并根据WinDriver提供的驱动API函数完成C应用程序的设计。3.完成千兆以太网数据传输系统设计。设计方案也主要包括两大部分，分别是FPGA端Verilog逻辑模块开发以及PC端Winpcap应用程序开发。FPGA端基于嵌入式三态以太网MACIPCore，设计了发送接收引擎模块、FIFO读写控制模块和物理接口模块。定义了相应模块的接口，并分析了数据传输经过Locallink接口和Client用户接口上的传输时序。PC端采用Winpcap提供的网络编程完成了C应用程序的设计，实现了捕获FPGA端发送的数据包以及发送原始数据包至FPGA端的功能。4.PCIe DMA数据传输系统和千兆以太网数据传输系统在Xilinx ML507开发板上进行了性能测试。记录FPGA与PC间进行读写测试的结果，验证这两个系统的可用性和稳定性，最后分析了影响系统传输速率的原因以及系统目前仍存在的不足。
上传时间： 2022-07-11
上传用户：xsr1983
