源码文件
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY aa IS PORT(d0,d1,sel: IN BIT; q: OUT BIT); END aa; ARCHITECTURE …
architecture 源代码
探索ARCHITECTURE技术的精髓，这里汇聚了346个精选资源，涵盖从基础架构设计到高级系统集成的全方位知识。无论是嵌入式系统、微处理器架构还是SoC设计，您都能找到详尽的技术文档与案例研究。适用于硬件开发、软件优化及跨平台项目，助力工程师掌握核心技能，提升产品性能与创新力。…
收录资源 500 份
全站深度检索
共匹配 500 份工程资源
· 第 31 / 50 页
源码文件
--c
源码文件
-- 元件定义语句 -- COMPONENT 元件名 is -- generic (类属) -- port (端口) -- end COMPONENT --------------------- -- 元件例化语句 -- …
源码文件
--与非门行为描述： LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY and2_3 IS PORT( a,b: IN bit; y: OUT bit); END…
源码文件
-- D 触发器 -- _________ -- d -----+ d q +-------q -- | | -- clk-----+ cp qb …
源码文件
-- MAX+plus II VHDL Template -- Clearable loadable enablable counter LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ex8…
源码文件
--与非门的结构描述 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY and2_2 IS PORT( a,b: IN bit; y: OUT bit); …
源码文件
LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY or2_comp IS PORT( a, b: IN bit; c: OUT bit); END or2_comp; ARCHIT…
源码文件
LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY inv_comp IS PORT( a: IN bit; c: OUT bit); END inv_comp; ARCHITECT…
源码文件
library ieee; use ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; entity adder4 is port(a,b:in std_logic_vector(…