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entity delta is end entity; architecture archi_delta of delta is signal a : integer:=40; signal b : integer:=30; begin …
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-- The eneity declaration of INVERTER ------------------------ entity B_INV is ------------------------ port( I1 :…
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---------------------------------------------------- -- The vhdl description for Xilinx Library (4000) -- -- Category: Self-Defin…
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--**VHDL************************************************************* -- -- SRC-MODULE : GCD -- NAME : gcd.vhdl -- VERSI…
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--**VHDL************************************************************* -- -- SRC-MODULE : COMP -- NAME : comp.vhdl -- VER…
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entity bit_rtl_mux2 is port ( in1 : in bit_vector; in2 : in bit_vector; pout : out bit_vector; cnt1: in bit ); en…
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entity bit_rtl_adder is port ( in1 : bit_vector; in2 : bit_vector; cntl : bit; pout : out bit_vector );…
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LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT25 IS PORT(SB,CLK,EN25:IN STD_LOGIC; …
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LIBRARY IEEE; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT15 IS PORT(SB,SM,CLK,EN15:IN STD_LOGIC; …
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LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT5 IS PORT(CLK,EN5M,EN5B: IN STD_LOGIC; …