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简弘伦：Verilog HDL IC设计核心技术实例详解源代码,更新版本

简弘伦：Verilog HDL IC设计核心技术实例详解源代码,更新版本

标签： Verilog HDL IC设计核心技术

上传时间： 2017-07-18

上传用户：pinksun9
用verilog HDL编写的并串转换模块

用verilog HDL编写的并串转换模块，在ISE软件仿真过，也可综合

标签： verilog HDL 编写转换模块

上传时间： 2014-10-10

上传用户：han_zh
欢迎使用Windows NT版Active Server Pages！这一章介绍关于系统硬件

欢迎使用Windows NT版Active Server Pages！这一章介绍关于系统硬件，软件，网络，安全策略的预安装的事宜。下一部分，我们将从头到尾一步步地介绍Windows NT的安装，帮助你设定网络的配置

标签： Windows Active Server Pages

上传时间： 2013-11-29

上传用户：hebmuljb
uart using verilog hdl

uart using verilog hdl

标签： verilog using uart hdl

上传时间： 2017-07-21

上传用户：haoxiyizhong
three_phase_four_wires_id_iq active filter in matlab&simulink

three_phase_four_wires_id_iq active filter in matlab&simulink

标签： three_phase_four_wires_id_iq simulink active filter

上传时间： 2017-07-23

上传用户：songrui
three_phase_three_wires_id_iq_method active filter deisgn in matlab&simulink

three_phase_three_wires_id_iq_method active filter deisgn in matlab&simulink

标签： three_phase_three_wires_id_iq_met simulink active filter

上传时间： 2017-07-23

上传用户：小草123
verilog HDL 代码综合风格

verilog HDL 代码综合风格，非常适合初学者

标签： verilog HDL 代码

上传时间： 2013-12-03

上传用户：xaijhqx
次代码利用verilog HDL来描述的

次代码利用verilog HDL来描述的，可以实现2倍频功能，只是频率有一点误差。

标签： verilog HDL 代码

上传时间： 2014-01-11

上传用户：维子哥哥
本文介绍了乐曲演奏电路的设计与实现中涉及的CPLD／FPGA可编程逻辑控件,开发环境MAX+PLUSⅡ,硬件描述语言HDL以及介绍了在MAX+PLUSⅡ的EDA 软件平台上, 一种基于FPGA 的乐曲

本文介绍了乐曲演奏电路的设计与实现中涉及的CPLD／FPGA可编程逻辑控件,开发环境MAX+PLUSⅡ,硬件描述语言HDL以及介绍了在MAX+PLUSⅡ的EDA 软件平台上, 一种基于FPGA 的乐曲发生器的设计方法, 并给出了设计的顶层电路图和底层模块的VHDL（或AHDL）源程序。该设计的正确性已通过硬件实验得到验证。

标签： FPGA PLUS MAX CPLD

上传时间： 2014-02-01

上传用户：wff
active contours in matlab

active contours in matlab

标签： contours active matlab in

上传时间： 2017-07-30

上传用户：ukuk