Wishbone

Wishbone总线最先是由Silicore公司提出，己被移交给OpenCores组织维护，它通过在IP核之间建立一个通用接口完成互连。可以用于在软核、固核以及硬核之间进行互联。

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源代码 830

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Wishbone 源代码

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wishbone.sv
wishbone_slave_unit.wishbone_slave.c_state.txt
eth_wishbone.v
wishbone_arbiter.v
eth_wishbone.v
eth_wishbone.v

Wishbone技术资料简介

Wishbone总线最先是由Silicore公司提出，己被移交给OpenCores组织维护，它通过在IP核之间建立一个通用接口完成互连。可以用于在软核、固核以及硬核之间进行互联。

相关技术领域： wishbone VHDL FPGA IP核 USB 总线结构 master code vhdl OPB Bus Bridge