Verilog实现的DDS正弦信号发生器和测频测相模块
Verilog实现的DDS正弦信号发生器和测频测相模块，DDS模块可产生两路频率和相位差均可预置调整的值正弦波，频率范围为20Hz-5MHz，相位范围为0°-359°，测量的数据通过引脚传输给单片机，...
Verilog-RISC技术资料
📦 资源总数：3283
💻 源代码：22620
📚 Verilog-RISC全部资料 (3283个)
一个视频信号输入的verilog源代码
一个视频信号输入的verilog源代码，里面含有相关的使用文档。...
一个可综合的同步FIFO的verilog源代码
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此程序为串行通信程序,采用verilog语言编写的,经过仿真验证已经通过.
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里面含有vhdl和verilog 版本,很好用!dct变换用得很多啊!
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该代码中有不少关于学习verilog HDL的例子,对初学者有帮助
该代码中有不少关于学习verilog HDL的例子,对初学者有帮助...
JTAG design verilog code.
JTAG design verilog code....
这里有verilog编写的8051ipcore 谁要啊?
这里有verilog编写的8051ipcore 谁要啊?...
verilog分频器～时钟为50hmz
verilog分频器～时钟为50hmz，波特率采用9600bps～...
Hynix公司8M byte sdr sdram的verilog语言仿真实现。
Hynix公司8M byte sdr sdram的verilog语言仿真实现。...