Verilog-hDl

问题描述序列Z=是序列X=<A，B，C，B，D，A，B>的子序列，相应的递增下标序列为<2，3，5，7>。一般地，给定一个序列X=<x1,x2,…,xm>，则另一个序列Z=<z1,z2,…,zk>是X的子序列，是指存在一个严格递增的下标序列〈i1,i2,…,ik〉使得对于所有j=1,2,…,k使Z中第j个元素zj与X中第ij个元素相同。给定2个序列X和Y，当另一序列Z既是X的子序列又是Y的子序列时，称Z是序列X和Y的公共子序列。你的任务是：给定2个序列X、Y，求X和Y的最长公共子序列Z。

标签： lt 序列

上传时间： 2014-01-25

上传用户：netwolf
Verilog HDL Synthesis, A Practical Primer 学习Verilog HDL一本很不错的英文书

Verilog HDL Synthesis, A Practical Primer 学习Verilog HDL一本很不错的英文书，比较透彻

标签： Verilog HDL Synthesis Practical

上传时间： 2016-01-19

上传用户：hongmo
verilog HDL 基础实验源码

verilog HDL 基础实验源码，比较实用

标签： verilog HDL 基础实验源码

上传时间： 2016-01-19

上传用户：lxm
verilog HDL 接口试验源代码

verilog HDL 接口试验源代码，比较实用。

标签： verilog HDL 接口源代码

上传时间： 2016-01-19

上传用户：qiao8960
verilog HDL综合实验源代码

verilog HDL综合实验源代码，比较实用

标签： verilog HDL 实验源代码

上传时间： 2016-01-19

上传用户：tb_6877751
用Verilog HDL写的数字时钟,已经在开发板上验证过的,绝对原创,使用数码管进行显示!

用Verilog HDL写的数字时钟,已经在开发板上验证过的,绝对原创,使用数码管进行显示!

标签： Verilog HDL 数字时钟开发板

上传时间： 2013-12-03

上传用户：lnnn30
B-tree 在内存中的实现

B-tree 在内存中的实现，包括插入、删除、查找。

标签： B-tree 内存中的实现

上传时间： 2013-12-09

上传用户：asasasas
占用资源少的verilog HDL uart接口；采用固定波特率115200

占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号

标签： verilog 115200 uart HDL

上传时间： 2013-12-28

上传用户：kikye
这是Kenneth C.Loudden所著<<编译原理与实践>>附录B中源码.但原书公布的下载地址已失效.故上传

这是Kenneth C.Loudden所著<<编译原理与实践>>附录B中源码.但原书公布的下载地址已失效.故上传

标签： Kenneth Loudden lt gt

上传时间： 2016-01-23

上传用户：x4587
verilog设计练习进阶,针对的读者是 verilog hdl的初学者。

verilog设计练习进阶,针对的读者是 verilog hdl的初学者。

标签： verilog hdl 进阶初学者

上传时间： 2014-01-24

上传用户：thinode

Verilog-<b>hDl</b>

问题描述序列Z=<B

Verilog HDL Synthesis, A Practical Primer 学习Verilog HDL一本很不错的英文书

verilog HDL 基础实验源码

verilog HDL 接口试验源代码

verilog HDL综合实验源代码

用Verilog HDL写的数字时钟,已经在开发板上验证过的,绝对原创,使用数码管进行显示!

B-tree 在内存中的实现

占用资源少的verilog HDL uart接口；采用固定波特率115200

这是Kenneth C.Loudden所著<<编译原理与实践>>附录B中源码.但原书公布的下载地址已失效.故上传

verilog设计练习进阶,针对的读者是 verilog hdl的初学者。